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ELEC342-SOC

ELEC342 : Conception des Systems on chip

 Présentation Aurélien Lefevre EADS/ASTRIUM

pdf

Une application pour tester differentes valeurs de paramètres pour Etrange:

ici... (faites make).

Les paramètres obtenus sont valides pour une image carrée dont les coordonnées appartiennent à l'intervalle [0:1]

Un printf plus simple que celui de la libc:

ici

Exemple de calcul en Virgule fixe:

Voici un exemple de code C pour faire du calcul en virgule fixe

Coloration SystemVerilog:

pour gedit

pour vim

Programmation 2009/2010:

Date Horaire Type Intitulé Responsable
Lun - 10/05/2010 08:30-10:00 Leçon Cours d'introduction et présentation du projet TG
Lun - 10/05/2010 10:15-11:45 Leçon Le design des SoC (biblithèques ASIC, Ips) YM
Mer - 12/05/2010 08:30-10:00 Leçon Présentation de SoClib solution pour simuler un SoC TG
Mer - 12/05/2010 10:15-11:45 TD SoClib solution pour simuler un SoC TG
Lun - 17/05/2010 08:30-10:00 TD Définition des specifications du SoC TG - YM
Lun - 17/05/2010 10:15-11:45 TD Architecture SoC TG - YM
Mer - 19/05/2010 08:30-10:00 TD Architecture SoC TG - YM
Mer - 19/05/2010 10:15-11:45 Evaluation Présentation des solutions choisies TG - YM
Ven - 21/05/2010 13:30-15:00 TD  Modélisation haut niveau du SoC TG
Ven - 21/05/2010 15:15-16:45 TD Modélisation haut niveau du SoC TG
Mer - 26/05/2010 08:30-10:00 TD Modélisation haut niveau du SoC TG
Mer - 26/05/2010 10:15-11:45 TD Modélisation haut niveau du SoC TG
Ven - 28/05/2010 13:30-15:00 TD Modélisation haut niveau du SoC TG
Ven - 28/05/2010 15:15-16:45 TD Modélisation haut niveau du SoC TG
Lun - 31/05/2010 08:30-10:00 TD Modélisation haut niveau du SoC TG
Lun - 31/05/2010 10:15-11:45 TD Modélisation haut niveau du SoC TG
Mar - 01/06/2010 17:00-18:30 Evaluation 1ere Démonstration TG- YM
Ven - 04/06/2010 13:30-15:00 TD Modélisation haut niveau du SoC TG
Ven - 04/06/2010 15:15-16:45 TD Modélisation haut niveau du SoC TG
Lun - 07/06/2010 15:15-16:45 TD Modélisation haut niveau du SoC TG
Lun - 07/06/2010 17:00-18:30 TD Modélisation haut niveau du SoC TG
Mer - 09/06/2010 08:30-10:00 TD Modélisation haut niveau du SoC TG
Mer - 09/06/2010 10:15-11:45 TD Modélisation haut niveau du SoC TG
Ven - 11/06/2010 13:30-15:00 TD Modélisation haut niveau du SoC TG
Ven - 11/06/2010 15:15-16:45 Evaluation 2ème démonstration TG - YM
Lun - 14/06/2010 08:30-10:00 TD  Design RTL et Co-simulation? TG - YM
Lun - 14/06/2010 10:15-11:45 TD Design RTL et Co-simulation? TG - YM
Mer - 15/06/2010 17:00-18:30 TD  Modélisation RTL: les mémoires TG
Mer - 16/06/2010 08:30-10:00 TD  Modelisation RTL: Simulation Verilog du SoC YM
Mer - 16/06/2010 10:15-11:45 TD Modelisation RTL YM
Ven - 18/06/2010 13:30-15:00 TD Modelisation RTL TG
Ven - 18/06/2010 15:15-16:45 TD Modelisation RTL TG
Lun - 21/06/2010 08:30-10:00 TD Modelisation RTL YM
Lun - 21/06/2010 10:15-11:45 Evaluation 3ème Démonstration TG - YM
Ven - 25/06/2010 13:30-15:00 TD  Test de synthèse des modules RTL YM
Ven - 25/06/2010 15:15-16:45 TD Synthèse et placement routage YM
Lun - 28/06/2010 13:30-15:00 TD Synthèse et placement routage YM
Lun - 20/06/2010 15:15-16:45 TD Synthèse et placement routage YM
Mer - 30/06/2010 08:30-10:00 TD Synthèse et placement routage YM
Mer - 30/06/2010 10:15-11:45 Evaluation Présentation finale des travaux TG - YM

 

Archives 08-09:

Présentation Aurélien LEFEVRE (EADS-ASTRIUM):

Le pdf de la présentation

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Equipe Lemontagner, Robles, Clanzig:

Equipe Aloui, He, Chabert:

Equipe Honda, Tovo, Crespim:


Filename/TitleTaille
vim_sverilog.tar.bz22.96 Ko
gedit_sverilog.tar.bz21.98 Ko
wishbone.pdf898.65 Ko
VCI.pdf457.38 Ko
my_printf.tbz21.44 Ko
Etrange.tgz52.25 Ko
Présentation Telecom ParisTech - 15 Juin 2010_diffusable.pdf1.18 Mo