SE204 : Architectures numériques et programmation des FPGA

Programmation 2020/2021 P2

 TH Date Horaire Contenu Type Salle Responsable Travaux
1 Lundi 23 Novembre 13h30 Bases d'Architectures des Systèmes Numériques L Amphi ou distanciel Jean-Luc Danger  
2 Lundi 23 Novembre 15h15 Introduction aux HDL et à SystemVerilog L Amphi ou distanciel Tarik Graba  Exercice sur la simulation événementielle
3 Lundi 30 Novembre 13h30

Architectures des FPGA et outils

 L Amphi ou distanciel Jean-Luc Danger  
4 Lundi 30 Novembre 15h15 Architectures numériques et SystemVerilog L  Amphi ou distanciel Tarik Graba  
5 Lundi 7 Décembre 13h30 Architectures numériques et SystemVerilog L Amphi ou distanciel Tarik Graba

 
6 Lundi 7 Décembre 15h15

La synthèse pour les FPGAs

 L 3A107/3B01

Tarik Graba/XXX

Sujet1 : Le filtre median  

Rendu le Dimanche 13 Décembre à minuit
7/8 Lundi 14 Décembre 13h30 à 16h45  Architecture d'un afficheur  video sur FPGA TD 3A107/3B01  Yves Mathieu/XXX

Sujet2 : Afficheur vidéo

Etapes 1 & 2

Rendu le Dimanche  10 Janvier  à minuit
9 Lundi 4 Janvier  13h30 Architecture : Modélisation des bus, un exemple : Le bus WishBone L Amphi ou distanciel  Yves Mathieu  
10 Lundi 4 Janvier 15h15 Architecture : Communications par FIFO, gestion des domaines d'horloge L Amphi ou distanciel  Yves Mathieu

Sujet3 : Codage d'un esclave Wishbone

Rendu le Dimanche 17 Janvier  à minuit
11/12 Lundi 18 Janvier 13h30 à 16h45

Architecture d'un afficheur  video sur FPGA

 TD 3A107/3B01 Yves Mathieu/XXX  
13/14 Lundi 25 Janvier

13h30 à 1

Architecture d'un décodeur video sur FPGA

 TD 3A107/3B01

Yves Mathieu /XXX

Sujet2 : Afficheur vidéo

Etape 3

Rendu le Dimanche 31 Janvier  à minuit
15 Lundi 01 Février 13h30 Contrôle de connaissances CC Salle a prévoir

Yves Mathieu

  
16 Lundi 01 Février 15h15

Architecture d'un décodeur video sur FPGA

 TD 3A101/3B01

Yves Mathieu/XXX

Sujet2 : Afficheur vidéo

Etapes 4 & 5

Rendu le Dimanche 07 Février à minuit.

Reférences

Cours sur le langage Verilog

Norme SystemVerilog :  Vous pouvez obtenir une copie individuelle de cette norme sur le site de l'association IEEE  après avoir lu et accepté les conditions d'utilisation : SystemVerilog_IEEE1800. 

Travaux à effectuer et échéancier

Utilisez systématiquement le dépôt git mis à votre disposition. Les sources doivent être postées sur le serveur (push) et les commits correspondants à un rendu tagués convenablement pour qu'il puissent être identifiés.

Pour le  Dimanche 13  Décembre  à minuit: travail  INDIVIDUEL rendre les sources codés pour le Filtre médian.

  • Si le travail n'est pas terminé, rendre les sources en l'état.
  • Seul le travail rendu à la date limite comptera.
  • Les sources doivent être postées sur le dépôt git et le commit tagué MEDIAN

Pour le Dimanche 10 Janvier  à minuit  : travail  INDIVIDUEL  rendre les sources codés pour les étapes  1& 2 du décodeur vidéo.

  • Si le travail n'est pas terminé, rendre les sources en l'état, le travail pourra cependant être continué pour permettre la réalisation des étapes suivantes.
  • Les sources doivent être postées sur le dépôt git et le commit tagué  comme indiqué dans l'énoncé.

Pour le Dimanche 17 Janvier  à minuit  : travail  INDIVIDUEL  rendre les sources codés pour le codage d'un esclave Wishbone

  • Si le travail n'est pas terminé, rendre les sources en l'état.
  • Seul le travail rendu à la date limite comptera.
  • Les sources doivent être postées sur le dépôt git et le commit tagué  comme indiqué dans l'énoncé.

Pour le Dimanche 31 Janvier  à minuit: travail  INDIVIDUEL rendre les sources codés pour l'étape 3 de l'afficheur vidéo

  • Si le travail n'est pas terminé, rendre les sources en l'état, le travail pourra cependant être continué pour permettre la réalisation des étapes suivantes.
  • Les sources doivent être postées sur le dépôt git et les commits correspondants tagués comme indiqué dans l'énoncé.

Pour le Dimanche 7 Février  à minuit: travail  INDIVIDUEL rendre les sources codés pour les étapes 4 et 5 de l'afficheur vidéo.