SE204 : Architectures numériques et programmation des FPGA

Programmation 2019/2020 P2

 TH Date Horaire Contenu Type Salle Responsable Travaux
1 Jeudi 7 Novembre 13h30 Introduction aux HDL et à SystemVerilog L 3A101 Tarik Graba  Exercice sur la simulation événementielle
2 Jeudi 7 Novembre 15h15 Architectures numériques et SystemVerilog L  3A101 Tarik Graba  
3 Lundi 25 novembre 13h30 Bases d'Architectures des Systèmes Numériques L 3A101 Jean-Luc Danger  
4 Lundi 25 novembre 15h15 Architectures des FPGAs et outils L 3A101 Jean-Luc Danger  
5 Lundi 2 Décembre 13h30 Architectures numériques et SystemVerilog L  3A101 Tarik Graba

 

6 Lundi 2 Décembre 15h15

La synthèse pour les FPGAs

L 3A101

Tarik Graba

Sujet1 : Le filtre median  

Rendu le Dimanche 8 Décembre à minuit

7 Lundi 9 Décembre  13h30 Architecture : Modélisation des bus, un exemple : Le bus WishBone L 3A101 Yves Mathieu  
8 Lundi 9 Décembre 15h15 Architecture : Modélisation des bus, un exemple : Le bus WishBone TD 3A101/3B01

Yves Mathieu

Laurent Sauvage

 Sujet2 : Codage d'un esclave Wishbone

Rendu le Dimanche 15 Décembre  à minuit

9 Lundi 16 Décembre 13h35

Architecture : Communications par FIFO, gestion des domaines d'horloge

L 3A101 Yves Mathieu  
10 Lundi  16 Décembre 15h15

Architecture d'un afficheur  video sur FPGA

TD 3A101/3B01

Yves Mathieu,

Jean-Luc Danger

Laurent Sauvage

AbdelMalek SiMerabet

 Sujet3 : Décodeur vidéo

Rendu le Dimanche  26 Janvier  à minuit

11/12 Lundi 6 Janvier

13h30

Architecture d'un décodeur video sur FPGA

TD 3A101/3B01

Yves Mathieu,

Jean-Luc Danger

Laurent Sauvage

AbdelMalek SiMerabet

 
13/14  Mercredi 15 Janvier

13h30

Architecture d'un décodeur video sur FPGA TD 3A101/3B01

Yves Mathieu,

Jean-Luc Danger

Laurent Sauvage

AbdelMalek SiMerabet

 
15 Lundi 20Janvier 13h30 Contrôle de connaissances CC Salle a prévoir

Yves Mathieu

 
16 Lundi 20 Janvier 15h15

Architecture d'un décodeur video sur FPGA

TD 3A101/3B01

Yves Mathieu,

Jean-Luc Danger

Laurent Sauvage

AbdelMalek SiMerabet

 

 

Reférences

Cours sur le langage Verilog

Norme SystemVerilog :  Vous pouvez obtenir une copie individuelle de cette norme sur le site de l'association IEEE  après avoir lu et accepté les conditions d'utilisation : SystemVerilog_IEEE1800

Travaux à effectuer et échéancier

Tout le module se déroule en A406

Utilisez systématiquement le dépôt git mis à votre disposition. Les sources doivent être postées sur le serveur (push) et les commits correspondants à un rendu tagués convenablement pour qu'il puissent être identifiés.

Pour le  Dimanche  8  Décembre  à minuit: travail  INDIVIDUEL rendre les sources codés pour le Filtre médian.

  • Aucun retard ne sera accepté.
  • Si le travail n'est pas terminé, rendre les sources en l'état.
  • Les sources doivent être postées sur le dépôt git et le commit tagué MEDIAN

Pour le Dimanche 15 Décembre  à minuit  travail  INDIVIDUEL  rendre les sources codés pour le l'interface Wishbone esclave.

  • Aucun retard ne sera accepté.
  • Si le travail n'est pas terminé, rendre les sources en l'état.
  • Les sources doivent être postées sur le dépôt git et le commit tagué  comme indiqué dans l'énoncé

Pour le Dimanche 26 Janvier  à minuit: travail  INDIVIDUEL rendre les sources codes pour les différentes étapes du décodeur vidéo.

  • Aucun retard ne sera accepté.
  • Si le travail n'est pas terminé, rendre les sources en l'état.
  • Les sources doivent être postées sur le dépôt git et les commits correspondants tagués comme indiqué dans l'énoncé.