SE204 : Architectures numériques et programmation des FPGA

Programmation 2016/2017 P1/C2

 TH Date Horaire Contenu Type Responsable Travaux
1 Vendredi 16 Septembre 13h30 Architectures des Systèmes Numériques L Jean-Luc Danger  
2 Vendredi 16 Septembre 15h15 Introduction aux HDL et à SystemVerilog L Tarik Graba  Exercice sur la simulation événementielle
3 Vendredi  23 Septembre 13h30 Architectures numériques et SystemVerilog L Tarik Graba  
4 Vendredi  23 Septembre 15h15 Architectures numériques et SystemVerilog L Tarik Graba Sujet1 : Le filtre median  
5 Vendredi 30 Septembre 13h30 Architectures des FPGAs et outils L Jean-Luc Danger  
6 Vendredi 30 Septembre 15h15

La synthèse pour les FPGAs

L

Tarik Graba

 
7 Vendredi 07 Octobre 13h30 Architecture : Modélisation des bus, un exemple : Le bus WishBone L Yves Mathieu  
8 Vendredi 07 Octobre 15h15 Architecture : Modélisation des bus, un exemple : Le bus WishBone TD

Yves Mathieu

Sumanta CHAUDHURI

 Sujet2 : Codage d'un esclave Wishbone
9 Vendredi 14 Octobre 13h30

Architecture : Communications par FIFO, gestion des domaines d'horloge

L Yves Mathieu  
10 Vendredi 14 Octobre 15h15

Architecture d'un afficheur  video sur FPGA

TD

Yves Mathieu

Sumanta CHAUDHURI

 Sujet3 : Décodeur vidéo
11/12 Vendredi 21 Octobre

13h30

15h15

Architecture d'un décodeur video sur FPGA

TD

Yves Mathieu

Sumanta CHAUDHURI

 
13/14 Vendredi 28 Octobre

13h30

15h15

Architecture d'un décodeur video sur FPGA TD

Yves Mathieu

Sumanta CHAUDHURI

 
15

Vendredi 04 Novembre

15h15

Architecture d'un décodeur video sur FPGA

TD

Yves Mathieu

Sumanta CHAUDHURI

 
16 Mercredi 09 Novembre 10h15

Contrôle de connaissances

CC

Yves Mathieu

 

Reférences

Cours sur le langage Verilog

Norme SystemVerilog :  Vous pouvez obtenir une copie individuelle de cette norme sur le site de l'association IEEE  après avoir lu et accepté les conditions d'utilisation : SystemVerilog_IEEE1800

Travaux à effectuer et échéancier

Tout le module se déroule en A406

Utilisez systématiquement le dépôt git mis à votre disposition. Les sources doivent être postées sur le serveur (push) et les commits correspondants à un rendu tagués convenablement pour qu'il puissent être identifiés.

Pour le Vendredi 7 Octobre  à 13h30: travail  INDIVIDUEL rendre les sources codés pour le Filtre médian.

  • Aucun retard ne sera accepté.
  • Si le travail n'est pas terminé, rendre les sources en l'état.
  • Les sources doivent être postées sur le dépôt git et le commit tagué MEDIAN

Pour le Vendredi 13 Octobre à 13h30   travail  INDIVIDUEL  rendre les sources codés pour le l'interface Wishbone esclave.

  • Aucun retard ne sera accepté.
  • Si le travail n'est pas terminé, rendre les sources en l'état.
  • Les sources doivent être postées sur le dépôt git et le commit tagué  comme indiqué dans l'énoncé

Pour le Mercredi 9 Novembre à 10h15 : travail  INDIVIDUEL rendre les sources codes pour les différentes étapes du décodeur vidéo.

  • Aucun retard ne sera accepté.
  • Si le travail n'est pas terminé, rendre les sources en l'état.
  • Les sources doivent être postées sur le dépôt git et les commits correspondants tagués comme indiqué dans l'énoncé.