SE204 : Architectures numériques et programmation des FPGA

Programmation 2018/2019 P2

 TH Date Horaire Contenu Type Salle Responsable Travaux
1 Lundi 12 Novembre 13h30 Bases d'Architectures des Systèmes Numériques L  A405 Jean-Luc Danger  
2 Lundi 12 Novembre 15h15 Architectures des FPGAs et outils L  A405 Jean-Luc Danger  
3 Lundi 26 Novembre 13h30 Introduction aux HDL et à SystemVerilog L  A405 Tarik Graba  Exercice sur la simulation événementielle
4 Lundi 26 Novembre 15h15 Architectures numériques et SystemVerilog L  A405 Tarik Graba  
5 Lundi 3 Décembre 13h30 Architectures numériques et SystemVerilog L  A405 Tarik Graba

 

6 Lundi 3 Décembre 15h15

La synthèse pour les FPGAs

L  A405

Tarik Graba

Sujet1 : Le filtre median  

Rendu le Dimanche 9 Décembre à minuit

7 Lundi 10 Décembre  13h30 Architecture : Modélisation des bus, un exemple : Le bus WishBone L  A405 Yves Mathieu  
8 Lundi 10 Décembre 15h15 Architecture : Modélisation des bus, un exemple : Le bus WishBone TD A405/A406

Yves Mathieu

Ulrich Kühne

 Sujet2 : Codage d'un esclave Wishbone

Rendu le Dimanche 16 Décembre  à minuit

9 Lundi 17 Décembre 13h35

Architecture : Communications par FIFO, gestion des domaines d'horloge

L A405 Yves Mathieu  
10 Lundi  17 Décembre 15h15

Architecture d'un afficheur  video sur FPGA

TD A405/A406

Yves Mathieu

Sumanta Chaudhuri

 Sujet3 : Décodeur vidéo

Rendu le Dimanche  27 Janvier  à minuit

11/12 Lundi 7 Janvier

13h30

Architecture d'un décodeur video sur FPGA

TD A450/A406

Yves Mathieu

Ulrich Kühne

 
13/14 Lundi 14 Janvier 

13h30

Architecture d'un décodeur video sur FPGA TD A405/A406

Yves Mathieu

Ulrich Kühne

 
15 Lundi 21 Janvier 13h30 Contrôle de connaissances CC A405/A406

Yves Mathieu

Ulrich Kühne

 
16 Lundi 21 Janvier 15h15

Architecture d'un décodeur video sur FPGA

TD A405/A406

Yves Mathieu

 

 

Reférences

Cours sur le langage Verilog

Norme SystemVerilog :  Vous pouvez obtenir une copie individuelle de cette norme sur le site de l'association IEEE  après avoir lu et accepté les conditions d'utilisation : SystemVerilog_IEEE1800

Travaux à effectuer et échéancier

Tout le module se déroule en A406

Utilisez systématiquement le dépôt git mis à votre disposition. Les sources doivent être postées sur le serveur (push) et les commits correspondants à un rendu tagués convenablement pour qu'il puissent être identifiés.

Pour le  Dimanche  9   Décembre  à minuit: travail  INDIVIDUEL rendre les sources codés pour le Filtre médian.

  • Aucun retard ne sera accepté.
  • Si le travail n'est pas terminé, rendre les sources en l'état.
  • Les sources doivent être postées sur le dépôt git et le commit tagué MEDIAN

Pour le Dimanche 16 Décembre  à minuit  travail  INDIVIDUEL  rendre les sources codés pour le l'interface Wishbone esclave.

  • Aucun retard ne sera accepté.
  • Si le travail n'est pas terminé, rendre les sources en l'état.
  • Les sources doivent être postées sur le dépôt git et le commit tagué  comme indiqué dans l'énoncé

Pour le Dimanche 26 Janvier  à minuit: travail  INDIVIDUEL rendre les sources codes pour les différentes étapes du décodeur vidéo.

  • Aucun retard ne sera accepté.
  • Si le travail n'est pas terminé, rendre les sources en l'état.
  • Les sources doivent être postées sur le dépôt git et les commits correspondants tagués comme indiqué dans l'énoncé.