Langages HDL et SystemVerilog

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Cours en ligne reprenant les concepts de base des langages de description du matériel

Le standard SystemVerilog IEEE-1800

SystemVerilog a été normalisé en 2005 dans le standard "SystemVerilog IEEE-1800".  Ce langage est une extension de Verilog visant d'une part à faciliter un codage plus abstrait des architectures et d'autre part à introduire  des concepts de vérification avancés (l'aspect verification  ou langage d'assertions couvre une large partie de la norme mais ne nous concerne pas). Nous nous focaliserons sur l'aspect codage (de testbench ou de code synthetisable RTL).

 ATTENTION comme pour beaucoups de normes, l'accès au document de référence n'est pas "libre de droits". Vous pouvez obtenir une copie individuelle de cette norme sur le site de l'association IEEE  après avoir lu et accepté les conditions d'utilisation : SystemVerilog_IEEE1800

Le document est assez volumineux. Dans le cadre de SE204,  les chapitres suivants sont  les plus utiles:

  • Chapitre 6 : Data Types
  • Chapitre 7 : Aggregate data types
  • Chapitre 9 : Processes
  • Chapitre 10 : Assigment statements
  • Chapitre 11 : Operators and expressions
  • Chapitre 12 : Procedural programming statements
  • Chapitre 13 : Tasks and functions
  • Chapitre 20 : Utility system tasks and system functions
  • Chapitre 23 : Modules and hierarchy

 

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