Synthèse dans les FPGAs

Références

Quartus Prime User Guides (en ligne)

Plus particulièrement le chapitre 3 «Design Recommendations», et ses sections:

  • «Recommended Design Practices»
  • «Recommended HDL Coding Styles»

Altera: Cyclone II Device Handbook

Altera: Cyclone V Device Handbook

L'archive jointe contient des exemples de code SystemVerilog que vous pouvez réutiliser ainsi que des exemples de contraintes de synthèse. Un Makefile permet la génération d'un environnement de travail pour utiliser PrecisionRTL synthesis de Mentor Graphics.

Le répertoire src contient entre autre:

  • Des opérateurs arithmétiques:
    • Un additionneur (adder.sv)
    • Un multiplieur (mult.sv)
    • Un diviseur (div.sv)
  • Des exemples de logique synchrone:
    • Une machine à états finis (fsm.sv)
    • Un compteur(comp.sv)
    • Du retiming (retime.sv)
    • Des chemins multicycles "multi-cycle path"(multicycle.sv)
  • Des mémoires:
    • Des RAMs simples ou duales (*ram*.sv)
    • Une ROM (sync_rom.sv)
    • Une file d'attente "fifo" (fifo.sv)

 

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