SE303 : Conception des systèmes sur puces (SoC)

L’objectif de cette unité d’enseignement (UE) est d’initier les étudiants à la conception de systèmes sur puces (SoC: « System on Chip »). Le développement conjoint matériel/logiciel ainsi que les problématiques qui y sont liées sont présentées. Une mise en pratique de ces concepts et méthodologie est faite tout au long de l’UE.

Enseignant responsable :

  • Tarik Graba

Objectifs d’apprentissage :

  • Les SoC: connaissances générales
  • Le flot de conception ASIC: connaissances générales
  • Conception conjointes matériel/logiciel : savoir opérationnel
  • Modélisation haut niveau en SystemC
  • Co-simulation multi-langages
  • Plateformes virtuelles
  • Prototypage FPGA
  • Verification en SystemVerilog
  • Synthèse d’architectures

Programmation préliminaire 2021/2022

Début de SE303A, le 21 septembre 2021

Début de SE303B, le 29 octobre 2021

    date début fin Salle
SE303 A Introduction 21/09/21 08:30 11:45 3.B01
SE303 A Modélisation des systèmes sur puce 24/09/21 13:30 16:45 3.B01
SE303 A Modélisation des systèmes sur puce 27/09/21 08:30 11:45 3.B01
SE303 A Modélisation des systèmes sur puce 01/10/21 13:30 16:45 3.B01
SE303 A Backend ASIC 04/10/21 08:30 11:45 3.B01
SE303 A Bus et protocoles (Le protocole AXI) 08/10/21 08:30 11:45 3.B01
SE303 A Bus et protocoles (Le protocole AXI) 11/10/21 08:30 11:45 3.B01
SE303 A SoC sur FPGA 15/10/21 08:30 11:45 3.B01
SE303 A Soc sur FPGA (Mise en pratique) 18/10/21 08:30 11:45 3.B01
SE303 A Soc sur FPGA (Mise en pratique) 20/10/21 08:30 11:45 3.B01
+++++++ ++++++++++++++++++++++++++++++ ++/++/++ ++:++ ++:++ ++++
SE303 B mini-projet SoC sur FPGA 29/10/21 08:30 11:45 3.B01
SE303 B SystemVerilog pour la verification 10/11/21 08:30 11:45 3.B01
SE303 B Synthèse d'architectures(L) 22/11/21 08:30 11:45 3.B01
SE303 B Synthèse d'architectures 26/11/21 13:30 16:45 3.B01
SE303 B Synthèse d'architectures 01/12/21 08:30 11:45 3.B01
SE303 B Synthèse d'architectures 03/12/21 08:30 11:45 3.B01
SE303 B SystemVerilog pour la verification 06/12/21 08:30 11:45 3.B01
SE303 B SystemVerilog pour la verification 10/12/21 13:30 16:45 3.B01
SE303 B Vérification formelle (L) 13/12/21 08:30 11:45 3.B01
SE303 B Vérification formelle (TD) 17/12/21 13:30 16:45 3.B01