Cosimulation SystemVerilog/SystemC

La co-simulation (ou la simulation conjointe) de plusieurs langages HDL est une fonctionnalité permise par plusieurs simulateurs événementiels.

La simulation conjointe de modèles SystemC et Verilog permet de mixer "simplement" des représentations avec des niveaux d'abstractions différents. Ceci permet de raffiner le modèle et de passer à une représentation RTL tout en gardant le modèle SystemC de référence.

Durant cette séance, nous verrons comment remplacer le modèle SystemC de l'un des esclaves de la plateforme virtuelle par un modèle RTL, synthétisable écrit en SystemVerilog.

Pratiquement, modelsim de MentorGraphics sera utilisé mais les concepts restent valides avec d'autres simulateur qui supportent la simulation conjointe de ces deux languages. De plus, les outils fournis avec la bibliothèque SocLib sont prévus pour permettre l'utilisation de modelsim simplifiant ainsi l'opération.

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