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Site pédagogique / Systèmes électroniques numériques

Groupe SEN (Systèmes Électroniques Numériques) / COMELEC / Télécom ParisTech

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Accueil » SE303 » SystemVerilog pour la vérification

SystemVerilog pour la vérification

Concepts pour la vérification en SystemVerilog

Présentation illustrée de certaines constructions de SystemVerilog destinées à la vérification.

Les principaux points abordés sont:

  • Les «program»
  • Les «clocking blocks»
  • Les classes et la génération d'aléa sous contrainte
  • Les assertions
  • La couverture des tests
Patrons OO et intro à UVM

Articles à lire et ouvrages

  • Diffusion restreinte

Références:

  • https://standards.ieee.org/standard/1800-2017.html
  • http://www.accellera.org/community/uvm/
  • https://verificationacademy.com/
    • https://verificationacademy.com/sessions/dvcon-2015/paper-presentation/U...
Fichier attachéTaille
PDF icon Concepts pour la vérification en SystemVerilog328.05 Ko
PDF icon Patrons OO et intro à UVM239.62 Ko
PDF icon Assertions (SVA)105.16 Ko

SE303

  • Introduction
  • SocLib: Prise en main d'une plateforme virtuelle
  • Simulation à haut niveau d'un SoC vidéo
  • Cosimulation SystemVerilog/SystemC
  • Backend ASIC
  • Protocoles du Bus et Network on Chip
  • SoC sur FPGA
  • SystemVerilog pour la vérification
  • Synthèse d'architectures
  • Vérification formelle

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