Concepts pour la vérification en SystemVerilog
Présentation illustrée de certaines constructions de SystemVerilog destinées à la vérification.
Les principaux points abordés sont:
- Les «program»
- Les «clocking blocks»
- Les classes et la génération d'aléa sous contrainte
- Les assertions
- La couverture des tests
Articles à lire et ouvrages
Références:
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