Serialisation

Conversion parallèle série

Conversion parallèle série

  • Nous recevons, de manière synchrone, une séquence de données data_in codées sur 4 bits.

  • À chaque cycle d’horloge un signal en_in indique si la donnée data_in est une donnée valide.

  • Transformer cette séquence en séquences de données data_out de 1 bit, accompagnée d’un signal en_out indiquant si la donnée data_out est valide.

    1. Déterminez les conditions de bon fonctionnement du dispositif (oubliées dans l’énoncé).

    2. Réalisez un chronogramme montrant un exemple de transmission.

    3. Déterminez le ou les signaux supplémentaires nécessaires au fonctionnement du dispositif.

    4. Déterminez les éléments logiques nécessaires à la réalisation du dispositif.

    5. Faites un schéma.

    6. Ecrivez le code SystemVerilog équivalent.

Pour tester votre solution en SystemVerilog sur DigitalJS vous disposez d’un environnement de test:

  1. Dans la section "Logique séquentielle" des exemples, choisissez Conversion parallèle série

    1. vous disposez ainsi d’un environnement de test avec un générateur d’échantillons

  2. Implémentez vos solutions dans le module serialiseur.